FPGA - 프로세서 그리고 데이터의 이동/JESD204

JESD204B - Deterministic latency를 조정할 수 있는 수단

망고토마토 2021. 8. 27. 17:27
반응형

JESD204B 통신을 구성하였을 때 Deterministic latency를 조정할수 있는 수단이 무엇이 있을까?

우선 예시를 들도록 하겠다. 

 

TX : JESD204B 송신모듈

RX : JESD204B 수신모듈

 

 

1. Link Delay가 작은 경우

LMFC의 주기가 50ns이다. 그리고 RX Lane 각각에 데이터 도착 소요시간이 100ns 이내였다면, RX는 각 lane의 데이터를 buffer에 담고 있다가 LMFC의 주기에 맞추어 ILA(Initial Line Alignment) 이후 다음 단계로 내보낸다. 이 경우에는 total latency가 100ns이다.

Link delay 작은 경우 (사진출처: TI)

2. Link Delay가 큰 경우

LMFC의 주기가 50ns이다. 그리고 RX Lane 각각에 데이터 도착 소요시간을 보았더니, 제일 빨리 도착한 Lane의 경우 소요시간이 100ns 이내였고, 늦게 도착한 경우 소요시간이 110ns였다. 이 경우 RX는 각 lane의 데이터를 LMFC 3주기(150ns)까지 buffer에 담고 있다가, ILA 다음 단계로 내보낸다. 이 경우에는 total latency가 150ns이다.

Link delay 큰 경우 (사진출처: TI)

 

2번째 경우에서 RX Lane에서 Data 도착에 필요한 delay가 110ns였으나, 40ns 뒤에 ILA 다음 단계를 진행한다. LMFC 주기에 맞추어 ILA 다음 단계로 진행할 수 있기 때문이다. 조금 더 빨리 다음 단계를 진행할수 있도록 RBD(Release Buffer Delay)를 조정한다. RBD란 버퍼에 쌓인 데이터를 내보는데 필요한 delay를 의미한다. RBD는 보통 LMFC의 frame개수인 K로 지정되어 있다. 2번째 경우, K보다 작은 수를 선택하여, 2번째 경우보다 더 빨리 ILA 단계를 진행하도록 설정할 수 있다. 

RBD를 변경한 경우 (사진출처: TI)

 

반응형