timing error 디버그를 위한 Skew, slack에 대한 이해 FPGA 합성시 Timing error에 대한 내용을 분석해야할 필요가 있다. 이때 skew와 slack 용어에 대한 이해를 위해 정리하였다. A에서 출력한 데이터가 클럭 1주기 안에 B에 도착하면 된다. 예제의 경우 slack이 여유가 있기 때문에 data path delay가 더 길어도 된다. FPGA 합성 시 slack이 – 값이 되면, 경고 메시지가 뜬다. FPGA - 프로세서 그리고 데이터의 이동 2023.04.04
