JESD204B - Total Link Latency(=Deterministic Latency)의 계산

본 글은 TI사의 JESD204B 문서를 참고하여 작성하였습니다. 

 

용어 정의

TX : JESD204B 송신모듈, ADC 내부 JESD204 모듈

RX : JESD204B 수신모듈, FPGA 내부 JESD204 모듈

 

본글에서는 ADC와 FPGA간에 JESD204B 통신을 구성하였을 때의 예를 가지고, Total Link Delay Latency를 계산하는 과정에 대해 정리하였다.

 

TX, RX의 LMFC 신호의 정렬 시각

Device clock과 SYSREF 신호가 ADC와 FPGA에 다음과 같이 도착하였다. ADC, FPGA에 도착한 Device clock의 주기, 도착 시각은 각각 다르며, SYSREF 신호도 다른 시각에 도착한다. 그래서 ADC와 FPGA 내부의 LMFC 신호의 정렬 시각은 다르게 된다. 

 

ADC, FPGA 내부의 LMFC 정렬 시각은 다르다.(사진출처 : TI)

 

Total link delay란?

t_tx-ser : TX 모듈이 받은 데이터(예를 들면 ADC가 변환한 디지털 data)를 JESD 모듈 Ouput으로 내보내는데 필요한 Serialization 소요 시간

t_lane: TX에서 RX 모듈까지 전송되는데 걸리는 시간, Lane의 길이에 따라 다름.

t_rx-deser : RX 모듈이 받은 데이터를 Deserialization하는 소요시간

t_rx-buff : Deserializatione된 데이터가 Buffer에 저장되고, ILA 이후 다음 단계로 넘어가기 위해 데이터를 내보내는데까지 걸리는 소요시간

+/- t_variation : JESD 204 데이터 송수신 간에 발생할 수 있는 시간 변화, 그 이유는 다양할 수 있음.

Total Link Delay (사진출처: TI)

+/- t_variation 을 잘 감안하여 data release point를 LMFC 주기 내에서 정해야 한다. 

Relaeas point의 결정(사진출처: TI)

JESD204B의 Deterministic Latency 보장을 위해 고려할 사항은 3가지

 

1. TX와 RX의 LMFC 정렬 시각이 언제인가? 

2. Total link delay를 계산한다.

3. +/- t_variation를 감안하여, LMFC 주기 내에서 Release point를 결정해야 한다.

 

Total Link latency의 설계

 

앞에서 TX, RX의 LMFC Timing, Total link delay, Release Point를 정했다면, Total Link Latency를 LMFC 주기, RBD값으로  표현 및 설계 할 수 있다. 

Total Link Latency의 표현 및 설계 (사진출처 : TI)