3.1 JESD204 구현에 필요한 하드웨어

JESD204를 지원하는 ADC를 FPGA와 연결하기 위해 필요한 회로구성은 다음과 같으며, JESD204B Class1을 기준으로 정리하였다.

 

- JESD204를 지원하는 ADC 칩

- JESD204에 필요한 클럭, Sysref 신호를 출력하는 clock generator

- JESD 204 RX 모듈이 구현된 FPGA

 

- Transceiver (트랜시버)  

 FPGA의 JESD204 RX 모듈에 트랜시버라는 것이 있다. 트랜시버는 ADC에서 고속으로 넘어오는 신호를 수신할 수 있는 하드웨어다. FPGA에서는 트랜시버가 고속의 신호를 물리적으로 수신한 다음, link layer, transport layer를 거치고, ADC 샘플링 데이터로 변환된다. 

 

- JESD204 데이터 전송 내부 프로토콜

JESD204 RX 모듈 내부에 Physical layer, link layer, Transport layer가 있다. 이것이 앞서 언급한 JESD204 내부 프로토콜이다. 트랜시버는 JESD204 내부 프로토콜 중 physical layer에 해당한다고 볼 수 있다.

 

* FPGA 내부의 JESD204 RX 모듈만 언급을 했지만 ADC 내부의 JESD204 TX 모듈에도 Physical layer, link layer, transport layer가 마찬가지로 있다.

 

 - SYNC신호 : FPGA의 IP모듈에서 ADC로 전달하는 신호로  JESD204 데이터 전송을 시작하라고 ADC에 알려주는 신호

 

 - SYSREF신호 :  클럭제너레이터가 생성하는 신호이며, ADC와 FPGA에 둘다 사용되며, JESD204B의 deterministic latency의 보장을 위해 기준이 되는 신호이다. deterministic latency가 보장이 된다는 것은  FPGA는 ADC가 매 시각마다 출력하는 데이터를 일정 간격으로 수신할수 있다는 말임.

 

 

JESD204B통신에 사용되는 클럭은

 - ADC가 사용하는 클럭 : ADC의 Sampling과 JESD204 통신에 사용

 - FPGA가 사용하는 클럭 :

      ▷ transceiver ref. clock : JESD204B RX 모듈의 transceiver에 이용됨

      ▷ sys clock : transceiver, link layer, transport layer에 이용됨

 

    * 클럭의 이름 sys clock, transceiver ref. clock 은 제조사마다 표현하는 명칭이 다르지만, 역할은 비슷함.