망고토마토

본 문서에서 축약한 단어는 다음과 같다 RX = JESD204B 수신부 TX = JESD204B 송신부 과거의 ADC 칩들이 LVDS신호의 형태로 데이터를 그냥 FPGA에 전달했다. JESD204B가 나온 이후 상황이 달라졌다. JESD204B 통신이 적용된 ADC 칩의 경우 ADC의 출력데이터가 JESD204B 통신 layer TX에 들어간다. 그리고 외부 선로를 지나 FPGA JESD204B 통신 layer RX에 전달이 된다. 즉 과거의 칩들과는 다르게 ADC의 데이터가 거쳐 가는 부분이 많이 생겼다. 이로 인해 ADC의 출력데이터가 FPGA가 인식하는데 소요하는 시간이 들쑥 날쑥할 수 있다. 따라서 이 소요시간을 일정하게 하기 위해서 JESD204B 통신규격은 SYSREF신호를 이용한다. 이 소요..

FPGA의 FIFO에 담긴 내용을 프로세서가 읽는 방법은 여러가지가 있는데, 기존의 방법과 DMA를 사용하여 읽는 방법을 정리하였다. DMA는 FPGA에 담긴 데이터를 프로세서가 빠르게 가져오는 방법 중에 한개이다. FPGA에 DMA 엔진을 구현한 다음, DMA 엔진이 FPGA에 쌓인 데이터를 순식간에 프로세서의 램에 옮겨버린다. 프로세서의 서버프로그램이 fpga에 데이터를 쌓으라고 명령을 내린다. 그러면 fpga는 데이터를 fifo에 쌓는다. 그러면 서버프로그램이 fpga dma엔진을 이용하여 fpga의 fifo에 저장된 데이터를 쭉 읽어온다. 근데 여기서 의문이 드는 것이 fifo에 저장된 것을 읽기에 기존의 fifo를 읽는 것과 똑같은것아닌가? fifo는 First input first output..

Jesd204 문서를 보면, 언급되는 클럭들이 참 많다. 용도도 다르고, 제조사마다 클럭의 용어가 달라서 헷갈린다. JESD204B를 공부하면서 Clock이 사용되는 곳과 용도에 대해 정리해보았다. JESD204B 통신을 구현할 때 TI사의 PLL, ADC를 사용하였고, Xilinx사의 FPGA를 사용하였다. Xilinx 사의 JESD204B 관련 문서(PG006 JESD204 IP)에 언급되는 클럭은 core clock, reference clock, byte clock, local multi frame clcok 등이 있다. TI사의 JESD204B 관련 문서(TI JESD204 IP 문서)에 언급되는 클럭은 sys clock, mgt ref clock 등이 있다. 다음은 JESD204B 통신을 구성..

고속도로를 타고 가는 지금 고속도로 하얀 가로등이 비추고 시티팝을 들으니 환상적