Fractional PLL의 출력 주파수를 정하기 위해 설정해야할 사항은? AN-1865 Frequency Synthesis and Planning forPLL Architectures, HMC1033의 데이터 시트를 참고하였다. PLL 입력 신호 주파수가 10MHz이고, PLL의 출력에서 245.76MHz 신호를 생성하고 싶다면, 다음과 같이 설정한다. ADC 2024.10.06
